發(fā)布時(shí)間：2025-02-27 19:37

　　目前PLC采用的單核微處理器作為處理器越來越難以滿足工業(yè)控制領(lǐng)域日益嚴(yán)格的實(shí)時(shí)性要求。多核處理器以其控制邏輯簡(jiǎn)單、高處理能力、高實(shí)時(shí)性、低功耗等優(yōu)點(diǎn)能滿足PLC處理器所面臨的需求。 本文通過仔細(xì)分析多核處理器發(fā)展現(xiàn)狀及趨勢(shì),指出了異構(gòu)多核處理器優(yōu)勢(shì),并根據(jù)當(dāng)前PLC發(fā)展趨勢(shì)及特點(diǎn),提出了一種用于先進(jìn)PLC的異構(gòu)多核處理器的設(shè)計(jì)。該異構(gòu)多核處理器軟核采用Verilog硬件描述語言編寫實(shí)現(xiàn),在內(nèi)部把主控核、基本核、運(yùn)算核和字符串核有機(jī)的結(jié)合在一起�；�本核設(shè)計(jì)了基本指令集,其他各功能核根據(jù)各自的功能設(shè)計(jì)了相應(yīng)的特殊指令以及相應(yīng)的特殊硬件。根據(jù)核功能的不同,對(duì)各類核進(jìn)行了結(jié)構(gòu)設(shè)計(jì),在文中詳細(xì)闡述了設(shè)計(jì)的各類核的結(jié)構(gòu)和指令集以及指令的執(zhí)行流程,并對(duì)主核與從核的通信和相鄰從核的通信及中斷處理過程做了設(shè)計(jì)說明。例如字符串核的設(shè)計(jì)更能說明每個(gè)核處理的任務(wù)可以在很小、很專一的條件下達(dá)到很高效,并且根據(jù)核的復(fù)雜度不同可以設(shè)計(jì)不同的時(shí)鐘頻率。這對(duì)異構(gòu)多核處理器處理速度、實(shí)時(shí)性的提高和功耗的降低都具有極為重要的意義。 本文對(duì)所設(shè)計(jì)的異構(gòu)多核處理器用Verilog語言編寫了軟核,在Libero編程環(huán)境...

【文章頁數(shù)】：79 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖2.1異構(gòu)多核處理器構(gòu)架

2.2核類型2.2.1基本核基本核為最基本的處理核，結(jié)構(gòu)與功能都是最基礎(chǔ)的，基本核集成了所有核的共有部分，包括特殊功能寄存器、數(shù)據(jù)存儲(chǔ)器、程序寄存器、核執(zhí)行器、狀態(tài)機(jī)以及基本指令系統(tǒng)，主要完成無符號(hào)數(shù)基本運(yùn)算。基本核本身也可以作為從核用來完成最基本的工作，其權(quán)限為從核級(jí)別，接....

圖4.1基本核

第4章基本核的硬件設(shè)計(jì)基本核的構(gòu)架在這里基本核的架構(gòu)以2號(hào)核CORE_M2作為例子來的介紹�；�本核如圖4.1所示，它的信號(hào)端口見表4.1�；�本核作為一個(gè)獨(dú)立的小核，本的運(yùn)行操作。基本核的內(nèi)部模塊結(jié)構(gòu)如圖4.2所示，內(nèi)部信號(hào)端口說。基本....

圖4.22號(hào)核的內(nèi)部模塊結(jié)構(gòu)

表4.12號(hào)核內(nèi)部信號(hào)端口說明信號(hào)端口信號(hào)說明信號(hào)端口信號(hào)說明clk時(shí)鐘信號(hào)rst復(fù)位信號(hào)cs片選信號(hào)int向主核申請(qǐng)中斷信號(hào)rd讀信號(hào)wr寫信號(hào)dataaddr核內(nèi)數(shù)據(jù)線核內(nèi)地址線C/D判斷D16_bus傳送時(shí)命令還是數(shù)據(jù)....

圖4.3標(biāo)志寄存器格式①N

圖4.3標(biāo)志寄存器格式N果為負(fù)標(biāo)志位，為1表示運(yùn)算結(jié)果為負(fù)，為0表示結(jié)果為正數(shù)或零Z=1表示運(yùn)算結(jié)果為零，Z=0表示運(yùn)算結(jié)果不為零。C加法指令中（包括比較指令CMP），當(dāng)結(jié)果產(chǎn)生了進(jìn)位，則C=上上溢出，其他情況下C=0。減法指令中（包括比較指令CMP），....

本文編號(hào)：4034412