隨著集成電路技術(shù)的飛速發(fā)展,集成度越來越高,特征尺寸越來越小,導致了結(jié)構(gòu)的立體化,布線的多層化,0.18μm邏輯FSG(Fluorine Silicon Glass,摻氟硅玻璃)結(jié)構(gòu)除了在設(shè)計上的縮小外,最重要的是低介電常數(shù)材質(zhì)的應用。即在層間介質(zhì)氧化硅中摻雜氟,以減低其介電常數(shù),用以減小分布電容從而降低RC延遲,進而增加產(chǎn)品之運行速度.此外,大量運用CVD(Chemical Vapor Deposition化學氣相淀積)工藝的防反射涂層,富硅氧化硅,覆蓋層的氧化硅它也是0.18μm邏輯FSG結(jié)構(gòu)的重點之一。這些新增的薄膜對于整合及良率至為關(guān)鍵。 在0.18μm邏輯工藝邁向成熟的過程中,主要遇到了四個問題：1>柵氧完整性失效率太高2>FSG氣泡問題3>頂層金屬光刻返工低良率問題4>STI (Shallow Trench Isolation淺溝道隔離)工藝的空洞問題等。 針對這四個問題,論文分別分析了產(chǎn)生的原因,然后和整合工程師合作從CVD工藝角度探索解決方案,通過DOE(實驗設(shè)計)方法,研究各參數(shù)對工藝性能的影響,優(yōu)化和調(diào)整工藝參數(shù)(如氣體流量、氣壓等),使其具...

【文章頁數(shù)】：53 頁

【學位級別】：碩士

【部分圖文】：

圖1.1CV-D工藝反應過程

反應產(chǎn)物必須是揮發(fā)性的;3>淀積物本身必須具備足夠低的蒸氣壓，使反應過程中的淀積物留在加熱基片上�；镜幕瘜W氣相沉積反應通常包含八個步驟川如圖1.1所示:氣體傳輸至沉積區(qū)域:反應氣體從反應腔入口區(qū)域流動到硅片表面的沉積區(qū)膜先驅(qū)物的形成:氣相反應導致膜先驅(qū)物(將組成膜最初的原子和分....

圖1.3PECVD反應腔剖面示意圖

圖1.3PECVD反應腔剖面示意圖硅片被放置在下電極加熱器上，上電極施加RF功率。當源氣體流入反應腔時就會產(chǎn)生等離子體。多余的氣體及反應副產(chǎn)物通過下電極下面的泵體抽走。PEC印是典型的冷壁等離子體反應，硅片被加熱到較高溫度而其他部分未被加熱。需要控制沉積的相關(guān)參數(shù)以確保溫度梯度....

圖1.4PECvD工藝填孔中產(chǎn)生的夾斷和空洞

PECvD工藝填孔中產(chǎn)生的夾斷淀積一刻蝕一淀積工藝被用以填充始淀積完成部分填孔尚未發(fā)生夾之后再次淀積以完成對整個間隙的示意圖。隨著半導體器件特征程被循環(huán)使用以滿足填充更小間一百一、了一、CA一、聲一二一、，一戶升廿產(chǎn)俐一臼~匕』~匕淀積一刻蝕一淀積工藝流程示意

圖1.5淀積一刻蝕一淀積工藝流程示意圖

為了解決這一難題，淀積一刻蝕一淀積工藝被用以填充0.5微米至0.8微米的間隙，也就是說，在初始淀積完成部分填孔尚未發(fā)生夾斷時緊跟著進行刻蝕工藝以重新打開間隙入口，之后再次淀積以完成對整個間隙的填充。圖1.5即為淀積一刻蝕一淀積工藝流程的示意圖。隨著半導體器件特征尺寸的不斷減小，這....

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